从沙子到芯片：半导体工艺流程完整导览

created:2026-05-27

updated:2026-05-28 | 研究

文章目录

1. 第一部分：导览介绍：从沙子到完整芯片的三大工艺段
2. 第二部分：单晶硅片制造
3. 第三部分：IC 晶圆制造
4. 第四部分：晶圆封装测试
5. 参考资料

半导体制造常被一句话概括成“从沙子到芯片”。这句话很形象，但也容易让人误解：现代芯片不是把沙子直接压成 CPU，而是把含硅矿物转化为极高纯度的晶体材料，再在晶圆表面重复数百到上千个精密步骤，把材料、图形、掺杂、绝缘、金属互连和封装系统集成到一起。

如果把整个链条拆开，可以先按硅基集成电路的制造对象分成三大工艺段：

单晶硅片制造：石英砂/石英矿 → 冶金级硅 → 高纯多晶硅 → 单晶硅锭 → 切片、研磨、抛光、清洗 → 可进入晶圆厂的抛光晶圆。
IC 晶圆制造：电路设计和掩模版 → 清洗、氧化/沉积、光刻、刻蚀、掺杂、CMP、量测 → 在晶圆上形成晶体管、接触孔和多层金属互连。
晶圆封装测试：晶圆测试 → 切割 → 贴片/互连 → 封装 → 终测、老化和可靠性验证 → 可出货的芯片器件。

在这三大工艺段内部，又可以看到三条同时推进的主线：

材料主线：石英砂/石英矿 → 冶金级硅 → 高纯多晶硅 → 单晶硅锭 → 抛光晶圆 → 外延/薄膜/器件材料。
图形主线：电路设计 → 掩模版 → 光刻曝光 → 刻蚀/注入/沉积 → 多层图形叠加。
产品主线：晶圆级器件 → 晶圆测试 → 切割 → 封装 → 终测 → 模组/整机。

因此，本文按五个部分组织：第一部分做导览介绍；第二部分讲单晶硅片制造；第三部分讲 IC 晶圆制造；第四部分讲晶圆封装测试；第五部分用二类超晶格红外探测器作为案例，把“半导体材料生长 → 微纳加工 → 焦平面阵列器件”的路线串起来。

第一部分：导览介绍：从沙子到完整芯片的三大工艺段

写这篇文章，想解决的不是“背一串工艺术语”，而是把半导体制造这条链路按真实对象拆开：先有晶圆这个材料平台，再在晶圆上制造层状器件结构，最后通过封装测试把裸芯片变成可交付的产品。这样看，“从沙子到芯片”就不是一句口号，而是一条可以逐段追踪的工艺路线。

1.1 全局认知：芯片是“逐层盖楼”出来的

现代芯片制造可以理解成：先做一片极纯、极平的硅晶圆，然后在晶圆表面反复执行 薄膜沉积 → 涂胶 → 光刻 → 刻蚀 → 掺杂/离子注入 → 清洗/检测/CMP，一层一层堆出晶体管和金属互连，最后切割、封装、测试。ASML 对这个过程的概括是：芯片是在硅片上构建多层互连图案，完整制造会经历数百道步骤，从设计到量产可能长达数月；先进芯片可有多达约 100 层结构，并且层与层之间需要纳米级对准。

我认为理解晶圆制造最关键的一点，是把芯片看成一个层状结构，而不是一张二维电路图。晶体管本身有衬底、阱区、沟道、栅介质、栅极、侧墙、源漏、接触孔等层次；晶体管上方还有介质层、通孔、金属线、阻挡层、钝化层等互连层。因此很多工艺步骤不是只做一次，而是围绕不同材料层、不同掩模层和不同结构深度反复出现。每一轮循环都只完成局部结构的一小部分，最后这些层才叠加成完整电路。

我把硅基 IC 的主线压缩成三句话：

先造片：把高纯硅变成大直径、低缺陷、镜面级平坦的单晶硅片。
再造电路：在晶圆表面通过多次“沉积/光刻/刻蚀/掺杂/CMP/量测”循环形成晶体管和互连。
最后成品化：通过晶圆测试、切割、封装和终测，把裸 die （裸晶）变成可使用、可交付、可可靠工作的芯片。

1.2 完整流程对应表

阶段	工艺步骤	主要目的	在层状结构中的位置	是否反复出现
1	沙子/石英砂提纯	得到高纯度硅原料	晶圆材料来源	否
2	多晶硅制备	获得电子级多晶硅	单晶拉制原料	否
3	CZ 单晶拉制	制造单晶硅锭	晶圆基底前身	否
4	切片/研磨/抛光	制造镜面抛光晶圆	晶圆基底	否
5	清洗/检测	保证晶圆表面洁净度	每层工艺前后的界面控制	是
6	薄膜沉积/氧化	铺设导体、绝缘体或半导体材料层	栅介质、介质层、阻挡层、金属层、钝化层等	是
7	涂胶	旋涂光刻胶准备曝光	每一层图形化之前的临时掩膜	是
8	光刻/显影	将设计图案转移到光刻胶上	决定当前层的图形边界	是
9	刻蚀	将图案转移到真实材料层	隔离槽、栅图形、接触孔、通孔、金属沟槽等	是
10	离子注入/退火	引入杂质改变电学性质	阱区、源漏、阈值调节等区域	多次出现
11	CMP	平坦化当前层，为下一层做准备	STI、钨塞、铜互连、层间介质等	是
12	量测/检测	反馈 CD、overlay、膜厚、缺陷和电性	每一层工艺闭环	是
13	多层金属互连	连接晶体管构成电路	BEOL 多层金属线和通孔	是
14	晶圆测试	筛出坏 die，做电性分档	已完成晶圆上的 die	否
15	切割	将晶圆分割成单颗芯片	单颗裸 die	否
16	封装	保护芯片并实现外部电连接	封装体、基板、焊球、散热结构	否
17	最终测试	出货前的全面可靠性检测	成品芯片	否

1.3 最值得重点理解的 8 个“卡脖子”核心难点

超高洁净度
- 先进晶圆厂洁净室（Cleanroom）的洁净度需要比外界高出 10,000 倍以上。在 ISO Class 1 级别的洁净室中，哪怕一个 100nm 级别的微尘落到晶圆上，都可能导致整颗芯片失效。
多层套刻对准（Overlay）
- 先进芯片包含多达数十层甚至上百层极其复杂的“城市立交桥”结构，每层图形都必须与前一层实现纳米级精度的对准，对准误差稍大就会导致互连失效。
极紫外光刻（EUV Lithography）
- EUV 光刻使用 13.5 nm 波长的光，涉及超高功率光源（通过高能激光击碎熔融锡滴产生等离子体）、反射式掩膜版、反射镜系统（因为普通玻璃会吸收EUV光）以及高真空环境，工艺随机缺陷（stochastic defects）极难控制。
高深宽比刻蚀（High Aspect Ratio Etch）
- 在 3D NAND（可能多达数百层堆叠）、DRAM 电容孔以及先进封装硅通孔（TSV）中，需要刻出深宽比达数十比一甚至上百比一的极深且极窄的纳米孔洞，对等离子体刻蚀的方向性和化学产物输运要求极高。
薄膜沉积的原子级控制（Atomic Layer Precision）
- 先进器件如 GAA 环绕栅晶体管和超薄介质层沉积，要求使用 ALD（原子层沉积）或外延（Epitaxy）技术，在晶圆表面以原子层或亚原子层精度控制薄膜的厚度和界面组分。
良率提升（Yield Ramp）
- 一片 300mm 晶圆上包含数百上千颗芯片，线宽涨落、对准偏差、残留杂质、CMP 划痕等任何一步的微小偏差累积都会导致芯片失效。良率的监控和爬坡是晶圆制造的核心竞争力。
互连电阻与电迁移（RC Delay & Electromigration）
- 晶体管尺寸在缩小，但 BEOL 金属线变细会导致电阻急剧增大，引入电容延迟（RC 延迟）和严重发热。在高电流密度下，金属原子会被电子流推开导致“断路”，即电迁移效应。
先进封装与异质集成（Advanced Packaging）
- 传统摩尔定律放缓，AI 和高性能计算极度依赖将多个不同功能芯片（Chiplets）与 HBM 内存通过硅中介层或 3D 堆叠集成在一个封装体内。封装的材料热匹配、微凸点对准、散热和翘曲（Warpage）控制已成为限制芯片系统性能的关键环节。

一句话总览：芯片制造 = 把高纯沙子还原并拉制成镜面单晶硅片，在超洁净室中通过“沉积、光刻、刻蚀、注入、抛光、检测”这些循环步骤，逐层堆叠出底部的晶体管和上部的金属互连网络，最后经过切割、先进封装与可靠性测试，转变为功能完整的集成电路。

第二部分：单晶硅片制造

2.1 从沙子到电子级硅：SiO2 不是芯片，硅才是芯片的基底

沙子、石英砂或高纯石英的主要成分是二氧化硅 SiO2。集成电路的主体材料通常是单晶硅 Si，二者相差一个关键步骤：还原和提纯。

工业上先把 SiO2 与碳源在电弧炉中高温反应，得到冶金级硅。这个材料对冶金、化工、光伏已经有价值，但对集成电路远远不够，因为芯片中的电学行为对杂质极其敏感。随后还要通过化学路线把硅转化成氯硅烷类中间体，再经精馏、沉积等步骤得到电子级多晶硅。

原理：半导体的载流子浓度往往由百万分之一甚至十亿分之一量级的杂质决定。硼、磷、砷等元素可以作为有意掺杂；金属杂质、氧碳污染、颗粒和水汽则会形成复合中心、漏电通道或介质击穿点。

技术难点：

纯度：电子级硅要求极低的金属杂质和受控的碳、氧含量。
批次一致性：后续晶圆电阻率、氧沉淀行为、缺陷密度都受原料影响。
供应链：高纯硅、石英坩埚、特气、湿化学品都属于高门槛材料链。

研究方向：

更低杂质的多晶硅制备与在线分析。
低碳、低能耗的高纯硅路线。
高纯石英坩埚、涂层坩埚与氧含量控制。

2.2 多晶硅到单晶硅：让所有原子排成同一个晶格

集成电路不能直接用多晶硅做大面积基底。多晶材料有晶界，晶界会散射载流子、聚集杂质、引入漏电。晶圆制造需要的是大直径、低缺陷、晶向明确的单晶硅锭。

主流方法是 CZ 法，中文常称直拉法或柴可拉斯基法。过程可以简化为：

把高纯多晶硅和少量掺杂剂放入石英坩埚。
加热到硅熔点附近，使其成为熔体。
用一个具有特定晶向的籽晶接触熔体表面。
籽晶边旋转边缓慢上拉，熔体在籽晶下方按同一晶向凝固，形成圆柱形单晶硅棒。

SUMCO 对 CZ 过程的公开说明中提到，多晶硅会在约 1420 ℃熔化，并可加入硼、磷等少量杂质调节最终电阻率。

技术难点：

晶体缺陷：空位、间隙原子、氧沉淀、位错、滑移线。
直径控制：300 mm 晶圆要求单晶棒长距离保持稳定直径。
氧含量：石英坩埚会向硅熔体引入氧，氧既可能有害，也可用于内吸杂。
掺杂均匀性：不同元素在固液界面的分凝系数不同，沿晶棒长度方向浓度会变化。

研究方向：

磁场直拉 MCZ，用磁场抑制熔体对流，改善氧和电阻率均匀性。
低氧 FZ 浮区法，用于高功率、高电阻率或特殊器件。
晶体生长数字孪生，模拟热场、流场、固液界面和缺陷形成。

2.3 硅锭到晶圆：切片、研磨、抛光、清洗

单晶硅锭还不是晶圆。它要经过：

定向与切片：按照晶向切成薄片，常见直径有 150 mm、200 mm、300 mm。
倒角：处理边缘，减少破片和边缘缺陷。
研磨/腐蚀：去除切割损伤层，调整厚度和平整度。
CMP 抛光：得到镜面级表面。
清洗与检测：去除颗粒、金属、有机物，检测翘曲、厚度、平坦度、微缺陷。
外延或特殊处理：有些晶圆还会做外延硅、SOI、退火、背损伤等。

晶圆供应商 SUMCO 将硅晶圆生产概括为“单晶拉制、晶圆成形、特殊处理”三大阶段，其中晶圆成形包括 slicing、lapping、etching、polishing、inspection。

技术难点：

表面粗糙度要接近原子尺度。
TTV、bow、warp 等几何指标影响光刻焦深和套刻。
纳米颗粒可能导致单个 die 或整片晶圆报废。

第三部分：IC 晶圆制造

3.1 芯片不是先制造，而是先设计

晶圆厂拿到的不是“想法”，而是通过验证的版图数据和掩模版。

典型设计流程包括：

产品定义：性能、功耗、成本、接口、可靠性目标。
架构设计：CPU/GPU/NPU、存储层级、模拟/RF/电源、传感器读出方式。
电路设计：逻辑综合、模拟电路、时序约束、版图。
验证：功能仿真、形式验证、时序收敛、功耗分析。
DFT/DFM：可测试设计、可制造性设计、冗余和修复结构。
Tape-out：生成 GDSII/OASIS 数据。
掩模版制造：把版图写到石英掩模版上，供光刻机投影使用。

在先进工艺中，设计和制造强耦合。晶体管结构、标准单元库、金属层设计规则、光刻邻近效应修正 OPC、计算光刻、良率模型都会反过来约束设计。

技术难点：

节点名称不等于真实栅长。现代“3 nm / 2 nm”更接近工艺世代和密度标识。
设计规则越来越复杂，版图不能只追求几何正确，还要适配光刻、刻蚀、CMP 和可靠性。
先进封装让芯片设计扩展为 chiplet、interposer、HBM、热管理和系统协同设计。

3.2 前端晶圆制造：一层一层把器件做出来

前端制造，也叫 wafer fabrication，是把空白晶圆变成带有晶体管和互连的已加工晶圆。SIA 将其定义为把晶圆转化为复杂集成电路的阶段。这个过程不是“做一次”，而是多次循环。

一个典型层循环如下：

清洗晶圆。
生长或沉积一层材料。
涂光刻胶。
对准掩模并曝光。
显影得到胶图形。
刻蚀、离子注入或选择性沉积，把图形转移到真实材料。
去胶、清洗。
量测 CD、overlay、膜厚、缺陷。
若合格，进入下一层。

实际制造不是把这 9 步只走一遍。FEOL 中，隔离、阱区、栅极、源漏、接触孔分别需要不同的图形化和材料处理；BEOL 中，每一层金属线和每一层通孔也都要经历介质沉积、光刻、刻蚀、金属填充、CMP 和量测。先进逻辑芯片可能经历数百到上千个单步工艺。每一步看似只改变几纳米到几百纳米的材料，但所有误差会叠加到器件性能和良率上。

3.2.1 清洗：让表面回到可控状态

清洗的对象包括颗粒、自然氧化层、金属离子、有机物、光刻胶残留、刻蚀聚合物等。常见方法有湿法清洗、臭氧/过氧化物体系、HF last、等离子体灰化、超临界干燥等。

原理：微电子工艺的很多反应发生在最表面几层原子。表面如果带有污染，后续薄膜会成核异常，界面态会增加，接触电阻和漏电也会恶化。

难点和方向：

高选择性去除污染而不损伤低 k 介质、金属和高纵横比结构。
减少水印、干燥塌陷、表面粗糙化。
面向 3D NAND、GAA、背面供电的高深宽比清洗。

3.2.2 氧化与介质层：制造绝缘边界

硅可以通过热氧化形成 SiO2。SiO2 与 Si 的界面质量优秀，是硅基 MOS 技术成功的基础。随着栅介质变薄，传统 SiO2 会出现量子隧穿漏电，因此先进节点采用 high-k 材料，如 HfO2 系列，并配合金属栅。

原理：MOSFET 的栅极通过绝缘层电场控制沟道载流子。介质层越薄，栅控越强，但漏电也越严重。high-k 的意义是在保持较大物理厚度的同时获得较小等效氧化层厚度 EOT。

难点和方向：

等效氧化层厚度、界面态密度、可靠性之间的平衡。
高 k/金属栅的功函数调节和热稳定性。
铁电 HfZrO、负电容、低功耗器件栅介质探索。

3.2.3 薄膜沉积：把材料放到该放的位置

沉积可以分为物理气相沉积 PVD、化学气相沉积 CVD、低压 CVD、等离子体增强 CVD、原子层沉积 ALD、电化学沉积 ECD、外延生长等。

方法	核心思想	适用场景
PVD	溅射或蒸发，材料从靶材飞到晶圆	金属、阻挡层、种子层
CVD	气相前驱体在表面反应成膜	SiO2、SiN、poly-Si、W 等
ALD	自限性表面反应，一次循环一层或亚单层	高 k、阻挡层、三维结构包覆
ECD	电化学镀铜	铜互连填充
外延	新晶层延续衬底晶格	源漏 SiGe、III-V、SiC/GaN 等

参考：http://www.cnmec.net/eti.htm

技术难点：

高深宽比结构中的 conformality 和 void-free 填充。
膜应力、杂质、颗粒、界面反应。
选择性沉积，即只在目标材料上生长，不在其他区域成核。

研究方向：

Area-selective deposition。
低温 ALD/CVD，兼容后段互连和柔性/异质集成。
原子层级材料工程，服务 GAA、CFET、3D NAND 和先进封装。

3.2.4 光刻：把版图压缩投影到晶圆上

光刻是把掩模版图形转移到光刻胶的过程。典型步骤是 HMDS 增粘、旋涂光刻胶、软烘、对准、曝光、后烘、显影、硬烘和检测。

分辨率常用 Rayleigh 公式粗略理解：

$$
CD \approx k_1 \frac{\lambda}{NA}
$$

其中 CD 是临界尺寸，$\lambda$ 是曝光波长，NA 是数值孔径，$k_1$ 代表工艺、掩模、照明和计算光刻优化能力。DUV ArF 浸没式光刻使用 193 nm 光源；EUV 使用约 13.5 nm 极紫外光，但 EUV 不能用传统透镜，只能用多层反射镜系统。

技术难点：

overlay：多层图形之间的套刻误差需要纳米级控制。
随机缺陷：EUV 光子数少，光刻胶随机性、线边粗糙和缺陷更突出。
掩模三维效应和 pellicle：EUV 掩模、保护膜、污染控制难度高。
计算光刻：OPC、ILT、SMO 和光刻胶模型越来越重要。

研究方向：

High-NA EUV。
金属氧化物 EUV resist、干法光刻胶。
AI 加速 OPC/ILT 和工艺窗口预测。
多束电子束掩模写入和无掩模直写。

3.2.5 刻蚀：把光刻胶图形转移到真实材料

刻蚀分湿法和干法。湿法依靠化学溶液，选择性好但各向同性强；干法依靠等离子体中的离子和自由基，能实现方向性刻蚀，是先进器件图形转移的核心。

反应离子刻蚀 RIE 同时包含：

化学作用：自由基与材料反应生成挥发性产物。
物理作用：离子轰击增强方向性和表面反应。

原子层刻蚀 ALE 则把刻蚀拆成“表面改性”和“去除”两个自限步骤，追求每个循环去除接近原子层厚度。

技术难点：

选择比：只刻目标层，不伤掩膜和停止层。
各向异性：侧壁垂直、底部干净、少 footing/notching。
等离子损伤：离子轰击可能引入缺陷和电荷。
高深宽比：3D NAND 深孔刻蚀、DRAM 电容孔、TSV 都极难。

研究方向：

Cryogenic etch、pulsed plasma、ALE。
选择性刻蚀，用于 GAA nanosheet release。
原位端点检测和机器学习工艺控制。

3.2.6 掺杂：精确安排载流子

硅本征载流子浓度很低。通过掺入五价元素如 P、As，形成 n 型；掺入三价元素如 B，形成 p 型。

主流掺杂方法是离子注入：把杂质离子加速后打入晶圆，再通过退火修复晶格损伤并激活掺杂。早期工艺也大量使用扩散掺杂。

技术难点：

浅结：先进晶体管要求极浅、陡峭的掺杂分布。
激活率和扩散：退火太弱激活不足，太强又会扩散变宽。
通道效应：离子沿晶向深入，导致分布尾巴。
随机掺杂涨落：器件变小后，一个杂质原子都可能影响阈值。

研究方向：

毫秒/激光退火。
等离子体掺杂、单原子掺杂。
无掺杂或低掺杂沟道器件，降低随机涨落。

3.2.7 CMP：把山丘磨成平原

CMP 是 chemical mechanical planarization，化学机械平坦化。它用抛光垫、浆料和压力，同时进行化学反应和机械去除。没有 CMP，多层互连会越堆越不平，光刻焦深无法承受。

典型应用：

STI 浅沟槽隔离平坦化。
钨塞、铜 damascene 工艺。
层间介质 ILD 平坦化。

技术难点：

dishing：金属区域被过度抛低。
erosion：图形密度高区域整体下陷。
划伤、颗粒、残留金属污染。

研究方向：

面向低 k 介质和软材料的低损伤 CMP。
高选择比浆料。
原位终点检测和图形密度补偿。

3.3 晶体管形成：FEOL

FEOL 是 front-end-of-line，主要形成晶体管本体和隔离结构。一个高度简化的 CMOS 流程包括：

STI 隔离：在硅中刻浅沟槽，填 SiO2，CMP 平坦化。
阱区注入：形成 n-well、p-well。
栅介质和栅电极：传统 poly-Si/SiO2，先进节点 high-k/metal gate。
源漏工程：轻掺杂漏 LDD、侧墙 spacer、源漏注入或外延 SiGe/Si:P。
硅化物：降低接触电阻。
接触孔：钨塞或其他金属连接晶体管到上层互连。

器件结构从平面 MOSFET 发展到 FinFET，再发展到 GAA nanosheet/nanoribbon。结构越立体，工艺越依赖选择性刻蚀、选择性外延、ALD 包覆和应力工程。

技术难点：

短沟道效应：栅极对沟道控制不足。
接触电阻：尺寸缩小后接触电阻成为性能瓶颈。
变异性：线边粗糙、功函数涨落、随机缺陷。
热预算：前面做好的结构不能被后续高温破坏。

研究方向：

GAA、CFET、背面供电网络 BSPDN。
2D 半导体沟道，如 MoS2、WSe2。
单片 3D 集成和低温晶体管。

3.4 互连形成：BEOL

BEOL 是 back-end-of-line，主要做金属互连。晶体管本身只完成开关，真正的芯片需要数十亿晶体管之间高速、低损耗、可供电的连接网络。

传统铝互连后来被铜互连取代。铜难以用常规干法直接刻蚀，因此采用 damascene 工艺：

在介质层中刻沟槽和通孔。
沉积阻挡层和种子层。
电镀铜填充。
CMP 去掉多余铜，留下嵌入介质中的金属线。

技术难点：

RC 延迟：线宽缩小后电阻上升，线间电容导致延迟和串扰。
电迁移：高电流密度下金属原子迁移导致断路或短路。
低 k 介质脆弱：介电常数低但机械强度和热稳定性差。
通孔可靠性：via 电阻和空洞成为良率杀手。

研究方向：

Ru、Co、Mo 等替代互连材料。
空气间隙、超低 k 介质。
背面供电，把电源网络搬到晶圆背面，释放正面布线资源。
光互连和片上/封装内硅光。

3.5 量测、检测与良率：制造的闭环神经系统

没有量测，就没有先进制造。晶圆厂中的检测贯穿所有环节：

膜厚：椭偏、反射谱、XRR。
线宽 CD：CD-SEM、散射测量。
overlay：光学或电子束套刻量测。
缺陷：明场/暗场光学检测、电子束复检。
成分：SIMS、XPS、EDS、Raman。
结构：TEM、FIB 截面。
电性：PCM、WAT、CP probe。

技术难点：

量测不能太慢，否则影响产能。
量测本身不能破坏晶圆。
很多缺陷是随机、稀有、埋藏或只在电性上表现出来。
先进节点中，真正要控制的是三维结构和统计分布，而不是单一平均值。

研究方向：

混合量测：把光学、电子束、电性和工艺数据融合。
虚拟量测：用设备传感器预测无法实时测量的结果。
工艺控制 AI：异常检测、漂移补偿、recipe 自优化。
数字孪生 fab：把设备、材料、版图和良率模型连接起来。

第四部分：晶圆封装测试

晶圆完成前端工艺后，上面有许多重复 die。后端制造把这些 die 变成可以焊到电路板上的器件。

4.1 晶圆测试

晶圆探针台用探针接触每个 die 的焊盘，执行电性测试，标记好 die 和坏 die。高端产品还会做速度分档、功耗分档和冗余修复。

4.2 切割

用金刚石刀片或激光沿划片道切开晶圆，得到单颗 die。薄晶圆和脆性材料需要控制崩边、裂纹和污染。

4.3 贴片与互连

die 需要固定到引线框架、基板或中介层上。互连方式包括：

wire bonding：金线/铜线/铝线键合，成熟、成本低。
flip chip：芯片倒装，通过焊球或铜柱连接，I/O 密度高。
hybrid bonding：铜-铜直接键合和介质键合，适合 3D 堆叠。

4.4 封装与终测

封装提供机械保护、电连接、散热路径和环境隔离。封装后还要做终测、老化、温循、湿热、跌落、ESD、闩锁等可靠性验证。

技术难点：

热管理：AI 加速器和高功率器件热通量极高。
先进封装翘曲、应力和微凸点可靠性。
chiplet 间高速互连、供电完整性和测试覆盖。
异质集成中材料热膨胀系数不匹配。

研究方向：

2.5D interposer、fan-out、CoWoS 类封装。
3D 堆叠、hybrid bonding。
玻璃基板、光电共封装 CPO。
封装级热仿真、液冷和微流道冷却。

4.5 一张表看全流程的难点和研究方向

流程	核心目标	主要难点	研究方向
高纯硅	杂质极低、批次稳定	金属污染、氧碳控制、成本能耗	低碳提纯、在线杂质分析
单晶拉制	大直径低缺陷单晶	热场、氧含量、掺杂均匀性	MCZ/FZ、晶体生长模拟
晶圆加工	平整洁净低缺陷表面	TTV、warp、颗粒、亚表面损伤	原子级抛光、低损伤清洗
沉积	可控膜厚、组成、覆盖性	高深宽比填充、应力、界面	ALD、选择性沉积、低温工艺
光刻	纳米图形定义	overlay、随机缺陷、掩模误差	High-NA EUV、计算光刻、AI OPC
刻蚀	图形转移	选择比、侧壁形貌、等离子损伤	ALE、选择性刻蚀、低损伤等离子
掺杂	控制载流子浓度	浅结、扩散、激活、随机涨落	激光退火、低掺杂沟道
CMP	多层平坦化	dishing、erosion、划伤	高选择比浆料、原位终点
互连	低 RC、高可靠连接	电迁移、via 电阻、低 k 损伤	新金属、背面供电、光互连
量测	反馈与良率控制	高速、无损、三维结构解析	虚拟量测、多模态数据融合
封装	保护、散热、系统互连	翘曲、热、微凸点、测试	chiplet、hybrid bonding、CPO

参考资料

MBE 半导体工艺晶圆制造光刻二类超晶格红外探测器